Functional Testing of Processor Cores in FPGA-Based Applications

Embedded processor cores, which are widely used in SRAM-based FPGA applications, are candidates for SEU (Single Event Upset)-induced faults and need to be tested occasionally during system exploitation. Verifying a processor core is a difficult task, due to its complexity and the lack of user knowledge about the core-implementation details. In user applications, processor cores are normally tested by executing some kind of functional test in which the individual processor's instructions are tested with a set of deterministic test patterns, and the results are then compared with the stored reference values. For practical reasons the number of test patterns and corresponding results is usually small, which inherently leads to low fault coverage. In this paper we develop a concept that combines the whole instruction-set test into a compact test sequence, which can then be repeated with different input test patterns. This improves the fault coverage considerably with no additional memory requirements

SRAM stability metric under transient noise

ventional way to analyze the robustness of an SRAM bit cell is to quantify its immunity to static noise. The static immunity to disturbances like process and mi smatch variations, bulk noises, supply rings variations, temperature changes is well characterized by means of the Static Noise Margin (SNM) defined as the maximum applicable series voltage at the inputs which causes no change in the data retention nodes. However, a significant number of disturbance sources present a transient behavior which is ignored by the static analysis but has to be taken in consideration for a complete characterization of the cell’s behavior. In this paper, a metric to evaluate the cell robustness in the presence of transient voltage noise is proposed based on determining the energy of the noise signal which is able to flip the cell’s state. The Dynamic Noise Margin(DNM) metric is defined as the minimum energy of the voltage noise signal able to flip the cell.Postprint (published version

Contribution a la modelisation des fautes dans les circuits integres MOS

SIGLECNRS T 59568 / INIST-CNRS - Institut de l'Information Scientifique et TechniqueFRFranc

Fundamentals of System Testing: Challenges for System-On-Chips

International audienc

Test et testabilité des FPGA hiérarchiques à base de cellules mémoires SRAM

MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Test orienté utilisateur des circuits configurables de type FGPA à base de SRAM

MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Etude d'une instrumentation embarquée pour test de système électronqiue

Une nouvelle méthode de test pour des convertisseurs ADC et DAC embarqués dans un système complexe a été développée. Cette méthode a été développée en prenant en compte les nouvelles contraintes affectant le test. Ces contraintes, dues aux tendances de design des systèmes, sont : un nombre réduit de point d'accès aux entrées/sorties des blocs analogies du système et augmentation galopante du nombre et des performances des convertisseurs intégrés. Pour la méthode on propose de connecter les convertisseurs DAC et ADC dans le domaine analogique pour n'avoir besoin que d'instruments de test digitaux pour générer et capturer les signaux de test. Un algorithme de traitement du signal a été développé pour discriminer les erreurs des DACs et ADCs. Cet algorithme a été validé par simulation et par expérimentation sur des produits commercialisés de NXP. La dernière partie de la thèse a consisté a développer des nouvelles applications pour l'algorithmeMONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Modélisation de défauts paramétriques en vue de tests statiques et dynamiques

Avec l'évolution de la densité d'intégration et la forte complexité des procédés de fabrication des circuits intégrés actuels, l'occurrence de défaillances non modélisables par de simples collages devient importante voire prépondérante. Cette thèse s'intéresse particulièrement à des défaillances dues à des défauts physiques. Au niveau du produit final, ces défaillances se traduisent soit par la mise en relation de deux noeuds indépendants dans le circuit sain, soit par la dégradation d'une interconnexion. Deux défauts paramétriques sont étudiés dans cette thèse. Il s'agit des circuits ouverts résistifs et des courts-circuits résistifs. La résistance a priori inconnue de ces défauts est le paramètre prépondérant de leur modélisation. La première partie s'intéresse particulièrement aux circuits ouverts résistifs. A partir d'une analyse électrique approfondie de leur comportement dynamique, un générateur automatique de vecteurs de test (ATPG) et un simulateur de fautes spécifiques sont développés. Dans la seconde partie, ce sont les courts-circuits résistifs qui sont analysés et un modèle mathématique représentant leur comportement dynamique est proposé et validé.MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Analyse de l'impact du bruit de commutation sur les blocs digitaux des circuits intégrés CMOS

MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Analyzing the Logic Behavior of Digital CMOS Circuits in Presence of Simultaneous Switching Noise

International audienceThis paper analyzes the logic errors in digital circuits due to the presence of Simultaneous Switching Noise (SSN). It is demonstrated that 2 conditions must be fulfilled in order to guarantee the correct logic behaviour of a digital circuits. The first condition called ‘Minimum Switch Condition' is proved to be fulfilled whatever the amount of SSN in the power and ground lines. The second condition called ‘Signal Coherence Condition' is proved to be fulfilled within power coherent logic blocks. However the interface between non-coherent logic blocks may originate logic dysfunctio